저인덕턴스 버스바 설계: 원리와 레이아웃 룰

전력 스위치가 커뮤테이트할 때, 예를 들어 온에서 오프로, 루프에 플로우하는 전류는 파이프 물처럼 계속 플로우하길 원합니다. 그 전류가 이제 오픈 스위치를 만날 때, 그것은 크래시인하여 디바이스에 전압 스파이크를 생성합니다. 릴레이션은 익숙한 V = L × di/dt: 루프 인덕턴스 L 곱하기 전류 변화 레이트.

루프 인덕턴스가 높을수록, 반도체가 견뎌야 하는 써지는 더 높습니다. 아날로지는 워터해머입니다: 탭을 클로즈할 때 리퀴드 스피드가 오버프레스로 컨버트됩니다. 오버슈트 위에, 하이 루프 인덕턴스는 전자기 인터페어런스를 드라이브하는데, 동일 자속이 근처 도체에 커플되기 때문.

왜 이것이 매년 더 중요한가? SiC 스위치는 실리콘 150°C 대 접합 온도 175°C 근처이며, 더 빠르게 스위칭합니다; 더 빠른 스위칭이 정확히 V = L × di/dt 스파이크를 멀티플라이하는 것. 디스크리트 SiC MOSFET은 커먼으로 병렬화되어 정격 전력에 도달하며, 이는 전체 병렬 어레이에 걸쳐 루프 인덕턴스의 더 타이트 컨트롤을 디맨드합니다. 표유 루프는 전기 문제를 열 문제에 커플합니다: 오버슈트가 체인의 매 디바이스에 오버사이즈드 설계 마진을 포스하여, SiC 업그레이드가 사려 했던 전력 밀도 게인을 블록합니다.

하이 루프 인덕턴스는 또한 컨버터가 얼마나 빨리 스위칭할 수 있는 캡을 씌웁니다. 반도체의 세이프 오퍼레이팅 에어리어 내에 머물기 위해, 디자이너는 스위칭 에지를 슬로우하거나 스너버를 추가하며, 초이스 둘 다 패스트 디바이스가 위해 바이한 효율을 정확히 트레이드합니다. 그것이 초기 인덕턴스를 무시하는 히든 코스트입니다: 워크하지만 전체 파워 스테이지를 디레이트하도록 포스하는 DC 링크. 애플리케이션 컨텍스트에 대해, 당사 인버터 버스바 페이지 참조, 반도체 사이드 퍼스펙티브는 SiC와 IGBT DC링크 버스바 트렌드 읽기.

도체의 인덕턴스는 그 쉐입과 반대 전류 패스의 근접에 의존합니다. 이용 가능한 가장 로우인덕턴스 지오메트리는 병렬 플레인이며, 이것이 정확히 적층 버스바입니다: 씬 유전체로 세퍼레이트된 플랫 포지티브와 네거티브 도체. 인덕턴스를 미니멀하기 위해, 도체는 익스트림하게 클로스 투게더 brought되며, 일부 설계는 절연 거리 100 µm 아래까지.

동일 도체 섹션, 1 m 길이, 1 mm 갭; 오더 오브 매그니튜드 비교는 스트라이킹합니다:

2 피지컬 이펙트가 고주파에서 숫자를 셰이프합니다. 스킨 이펙트는 교류를 각 도체 외부 서페이스로 푸시하며, 프로키미티 이펙트는 반대 방향 전류를 대항 플레인 페이싱 서페이스에 풀. 적층 버스바에서 이 이펙트는 귀사에게 워크: 대항 플레인은 서로의 필드를 사용하며, 자속은 갭에서 대부분 캔슬. 루즈 라운드 와이어는 그런 캔슬레이션이 없으며, 이것이 동일 크로스 섹션이 0.4 mH에서 약 50 nH로 드롭하는 리얼 리즌입니다. 100 µm 아래 스페이싱은 메커니즘이며 마케팅이 아닙니다: 갭을 타이트하는 것이 플럭스가 보는 루프 에어리어를 쉬링크합니다.

약 60-75 kW 아래에서, 콤팩트 파워 PCB는 하나 보드에 컨트롤과 파워를 인티그레이트할 수 있습니다; 그 위에서, 파워일렉트로닉스 적층 버스바는 프리퍼드 DC링크 인터커넥션이며, 왜냐하면 그것이 로우 루프 인덕턴스와 함께 듀라빌리티와 진동 저항을 딜리버하기 때문. 시어리어스 파워일렉트로닉스 타겟 존은 mH 레인지가 아니라 nH 레인지입니다.

실제로, 리얼 버스바는 결코 2 퍼펙트 렉탱글이 아닙니다. 단자 윈도, 볼트 홀, 스태거드 레이어가 플레인 오버랩을 브레이크하며, 모든 브레이크는 루프 에어리어의 로컬 라이즈입니다. 이것이 지오메트리 작업이 스트레이트 런이 아니라 단자에서 먼저 일어나는 이유: 플레인 스트레이트 50 mm는 거의 인덕턴스 컨트리뷰트하지 않는 반면, 오픈 마그네틱 갭이 있는 벤드 단자는 예산의 하프를 이팅할 수 있습니다. 플럭스를 캔슬하는 동일 병렬플레인 스태킹이 또한 레이어 사이 전류를 쉐어합니다; 레이어 수가 정격을 어떻게 체인지하는지 허용 전류 차트 참조. 스위칭 셀 드로잉을 당사에 보낼 때, 단자와 커패시터 인터페이스가 당사가 먼저 보는 곳입니다.

커뮤테이팅 회로의 표유 인덕턴스는 스킨 이펙트, 뮤추얼 인덕턴스, 커뮤테이팅 패스 길이, 도체 사이 스페이싱, 버스바의 스플릿 구조에 의해 인플루언스됩니다. 2 경험적 스케일링 룰은 메모할 가치가 있는데, 지오메트리에 걸쳐 서바이브하기 때문입니다:

• 커뮤테이팅 회로 길이를 더블하면 표유 인덕턴스를 약 30% 라이즈.
• 커뮤테이팅 도체 사이 절연 두께 또는 스페이싱을 더블하면 표유 인덕턴스를 약 80% 라이즈.

스페이싱은 길이보다 훨씬 더 허트하며, 이것은 다른 방식으로 말하면: 대항 플레인을 가능한 클로스 유지. 하지만 레이아웃 비대칭, 컴포넌트 배치, 라미네이트 구조 때문에, 커뮤테이팅 루프는 거의 항상 언밸런스.

임밸런스는 어디에서 오는가? 레이아웃 비대칭, 컴포넌트 배치, 라미네이트 스태킹 시퀀스 모두 루프 주변 전류 밀도를 푸시하므로, 하나 커뮤테이팅 패스가 다른 것보다 더 많은 인덕턴스를 봅니다. 임밸런스는 메인 회로로 프로퍼게이트하며, usual 밴드에이드는 언밸런스 전압과 열 스트레스를 서프레스하기 위한 익스트라 스너버 회로와 빅 히트싱크입니다. 둘 다 코스트와 사이즈 페널티이며, 루프가 스타트에서 밸런스드였다면 페이하지 않았을 것입니다.

동일 임밸런스 로직이 모듈 병렬 적용 시 적용됩니다. 병렬 2 스위치가 약간 다른 루프 인덕턴스를 보면, 전류를 언이퀄 쉐어: 더 로우인덕팅 패스가 더 캐리, 더 히트, 더 패스트 에이징, 시스템 정격을 세팅. 밸런스드 스태킹과 심메트릭 단자 배치가 병렬 디바이스가 실제로 플랜대로 쉐어하게 만드는 것입니다. 이것이 또한 버스바 레이아웃 리뷰가 메카니컬 레이아웃이 프로즌된 후 일어날 수 없는 이유입니다: 둘은 동일 문제. 당사 프랙티스는 루프 밸런스를 익스플리시트 DFM 변수로 트리트: 컴포넌트 배치를 리어레인지, 레이어 오더를 플립, 툴링 스테이지 전 시뮬레이션에서 전류 쉐어를 체크.

피지컬 프로토타입에서 인덕턴스 측정은 스페셜라이즈드 랩 장비, 델리케이트 셋업, 최소 하나 빌드를 필요로 하며, 스몰 지오메트리 체인지가 숫자를 많이 무브하므로 이지 모디파이어블 시험 샘플은 구성이 거의 임플러시블. 유한요소 시뮬레이션은 피지컬 샘플 불필요:

• 버스바 3D 모델만 빌드; 반도체와 커패시터는 모델 안 함.
• 커패시터를 쇼트서킷 블록으로 리플레이스, 전류가 가장 로우임피던스 패스 따르도록; 솔버는 고주파에서 프로키미티와 스킨 이펙트를 어카운트.
• 반도체 연결 포인트에 인덕턴스 프로브를 플레이스.
• 자계 플롯을 리드; 인덕턴스는 자속에 프로포셔널하며, 솔버는 MHz까지 주파수 스윕, 따라서 스윕은 귀사 리얼 스위칭 주파수와 슬로프 매치해야 합니다.
• 하이iest플럭스 에어리어에서 이터레이트. 병렬 런은 동시에 전류 분배와 열 거동을 이벨류에이트.

2 디테일이 중요합니다. 커패시터를 쇼트서킷 블록으로 리플레이스하면 솔버가 DC 단자 사이 가장 로우임피던스 패스를 따르도록 포스하며, 이것이 정확히 귀사가 케어하는 고주파 커뮤테이팅 전류 패스입니다. MHz로 주파수를 스윕하는 것이 중요한 이유는 자속이 스킨과 프로키미티 이펙트 통해 강한 주파수디펜던트이기 때문입니다: 하나 주파수에서 런 솔버는 하나 숫자를 주는 반면, 귀사 리얼 스위칭 슬로프 매치 스윕은 디바이스가 실제로 보게 될 숫자를 줍니다.

전형 최적화 루프, 5 kHz와 1 A 프로브 전류 예시 케이스, 이렇게 보입니다:

결과: 패스트 이터러티브 어프로치로 63% 리덕션, 5 nH 아래로 종료. 가장 큰 컨트리뷰션은 반도체 연결 단자, 오픈루프 갭, 커패시터 커넥션에서 왔습니다. 레슨은 임의 커뮤테이션 패스에 트랜스퍼: 가장 큰 인덕턴스는 플레인 벌크가 아니라 인터페이스에 삽니다. 커패시터 리드, 벤드 단자, 버스바투모듈 볼트는 각각 루프를 오픈합니다; 플랫 오버랩 쇼트 인터페이스는 그것을 다시 클로즈. DC링크 커패시터를 버스바에 다이렉트 솔더링은 이것의 가장 어그레시브 버전이며, 그것이 인티그레이티드 커패시터가 있는 DC링크 버스바 어셈블리 존재하는 이유입니다.

• 모든 단자와 버스바 인터페이스에서 오픈루프 마그네틱 갭을 미니멀; 가능한 곳마다 포지티브/네거티브 플레인 오버랩을 인크리즈.
• 커뮤테이팅 루프 절연 거리를 필요 절연 레벨을 여전히 개런티하면서 가능한 스몰 유지.
• 레이아웃을 여전히 오퍼러블 열과 온도 상승을 개런티하면서 가능한 콤팩트 유지.
• 컴포넌트 배치와 도체 스태킹 시퀀스 통해 커뮤테이팅 루프를 밸런스.
• DC링크 커패시터를 스위치 단자에 가능한 클로스 마운트; 롱 인디비주얼 커패시터 리드는 퓨어 애디드 인덕턴스.

각 룰은 뒤에 페일 모드를 가집니다. 단자의 오픈 마그네틱 갭은 전류가 디투어해야 하는 루프입니다; 익스트라 오버랩이 그것을 캔슬합니다. 플레인 사이 씬 절연은 루프 에어리어를 쉬링크하지만, 귀사 PD 설계 마진 아래 부품은 전압에서 더 이상 세이프하지 않으며, 이것이 고전압 설계가 부분방전 설계 마진을 패러렐 체크받는 이유입니다. 콤팩트 레이아웃은 루프 길이를 컷하지만, 루프 패킹이 또한 열을 트랩하므로, 이것이 당사가 버스바 열관리에서 동시에 열 체크를 런하는 이유입니다. 밸런스가 중요한 이유는 언밸런스 루프가 병렬 디바이스가 전류를 언이퀄 쉐어하게 만들고, 워스트패럴드 디바이스가 정격을 세팅하기 때문.

배터리 EV 견인 인버터에서, 표유 인덕턴스는 전기 자기 열 문제를 함께 커플합니다: 오버사이즈드 설계 마진을 포스, 전력 밀도 게인을 블록, 컴포넌트 셀렉션 정격 스위칭 주파수 온도 상승에 어팩트. EV 파워트레인 인버터와 산업용 모터 드라이브에서, 그것이 정확히 DC 링크가 와이어 하네스가 아니라 적층 버스바로 빌드되는 이유입니다. 당사 버스바 대 케이블 하네스 가이드에서 두 어프로치 비교.

약 60-75 kW 아래에서, 콤팩트 파워 PCB는 하나 보드에 컨트롤과 파워 스테이지를 인티그레이트하며, 적층 버스바는 불필요. 그 밴드 위, 견인 인버터, DC/DC 컨버터, 100-500 A 세그먼트에서, DC링크 인터커넥션은 루프 인덕턴스가 제품 스펙 파라미터가 되는 곳. 이 아키텍처의 커패시터인티그레이티드 버전은 커패시터클로스투더스위치 룰을 익스트림으로 취합니다: DC링크 커패시터가 볼트 리드 대신 버스바에 다이렉트 솔더링, 회로에서 마지막 롱 루프 에어리어를 리무브. 모든 릴리즈드 DC링크 바는 당사 인하우스 적층 버스바 시험 프로세스 하 hipot, 절연저항, 연속성 체크를 패스하며, 배치 기록은 요청 시 서플라이.

이 바운더리를 푸시하는 다른 트렌드는 전압입니다. DC버스 전압은 견인에서 800 V 넘어 계속 클라임하며, 이는 스위치에서 이용 가능한 di/dt를 라이즈하고 루프에서 매 nH에 대한 톨러런스를 쉬링크합니다. 400 V에서 컴포터블했던 DC 링크는 800 V에서 재검토를 디저브합니다, SiC 업그레이드 전이라도.

스위칭 셀 드로잉을 전류, 스위칭 주파수, di/dt, 커패시터와 반도체 포지션과 함께 당사에 보낼 때, 당사는 인덕턴스와 열 리뷰를 당사 버스바 DFM 리뷰 서비스의 일부로 툴링 전 런합니다. 이 가이드의 숫자, 길이 더블당 30%, 갭 더블당 80%, 50 nH 대 0.4 mH, 는 프로덕션급 설계의 레퍼런스 밸류입니다; 문제의 스케일로 트리트하세요 귀사 스펙으로가 아니라, FEM 루프가 마지막 10%를 클로즈하도록. 임의 뉴 프로그램 스타팅 체크리스트는 적층 버스바 설계 가이드에 있거나, 레이아웃과 함께 당사 엔지니어링 컨택에 다이렉트 점프.