Phóng điện cục bộ là chế độ hỏng không bao giờ tự báo ở cửa nhà máy. Một ép lớp có thể qua hipot, mang tải nhiều năm, mà vẫn lặng lẽ ăn mòn từ bên trong vì một khoảng trống vi mô nằm nơi điện trường cao nhất. Ở 1 kV đây là một phiền toái; ở 10 kV trở lên đây là một vách đá độ tin cậy. Hướng dẫn này giải thích phóng điện cục bộ bắt đầu trong một thanh cái ép lớp thế nào, các biện pháp thiết kế nào giữ nó ra — phân cấp trường, ép lớp không khoảng trống, kiểm soát mép và đầu cuối — và những con số thử nào thực sự chứng minh vận hành không PD. Các nguyên lý đến từ công trình trên các cấu trúc bus phẳng cao áp: một bus DC cấp PCB 16 kV được trình diễn không PD đến 18 kV, và một bus ép lớp tối ưu cho một mô-đun SiC 10 kV đạt điện áp bắt đầu phóng điện cục bộ 11,6 kV rms (CPES Virginia Tech, 2020–2021).
Phóng điện cục bộ là chế độ hỏng không bao giờ tự báo ở cửa nhà máy. Một ép lớp có thể qua hipot, mang tải nhiều năm, mà vẫn lặng lẽ ăn mòn từ bên trong vì một khoảng trống vi mô nằm nơi điện trường cao nhất. Ở 1 kV đây là một phiền toái; ở 10 kV trở lên đây là một vách đá độ tin cậy. Hướng dẫn này giải thích phóng điện cục bộ bắt đầu trong một thanh cái ép lớp thế nào, các biện pháp thiết kế nào giữ nó ra — phân cấp trường, ép lớp không khoảng trống, kiểm soát mép và đầu cuối — và những con số thử nào thực sự chứng minh vận hành không PD. Các nguyên lý đến từ công trình trên các cấu trúc bus phẳng cao áp: một bus DC cấp PCB 16 kV được trình diễn không PD đến 18 kV, và một bus ép lớp tối ưu cho một mô-đun SiC 10 kV đạt điện áp bắt đầu phóng điện cục bộ 11,6 kV rms (CPES Virginia Tech, 2020–2021).
Phóng điện cục bộ (PD) là một sự đánh thủng điện cục bộ không bắc cầu toàn bộ khe cách điện. Nó xảy ra trong các khoảng trống, tại mép vật dẫn, hoặc trên các bề mặt nơi trường cục bộ vượt quá khả năng chịu của vật liệu — và nó lắng đọng năng lượng vào cách điện mỗi chu kỳ. Xuyên nhiều tháng và năm, sự ăn mòn lặp lại đó biến một điện môi lành mạnh thành một đường hỏng dẫn điện đã tracking.
PD được đo bằng picocoulomb (pC). Quy tắc ngón tay cái ngành cho cách điện rắn: sự bắt đầu nên được triệt tiêu dưới 10 pC ở điện áp vận hành định mức, và cho nhiệm vụ trung áp, các đặc tả hiện đại thường đòi <10 pC ở điện áp định mức (thực hành cách điện thanh cái, 2026).
Các thanh cái ép lớp được chế tạo bằng cách xếp các lớp đồng và màng điện môi, rồi ghép dưới nhiệt và áp lực. Các khoảng trống có ý nghĩa sinh ra ở ba nơi: không khí bị bẫy giữa các lớp màng trong lúc xếp, dung môi hoặc ẩm thoát khí trong chu kỳ ghép, và các khe vi mô tại mép màng nơi áp lực ép thấp hơn.
Ép lớp hỗ trợ chân không tồn tại chính để loại bỏ hai cái đầu. Khi chồng lớp được ghép dưới chân không, không khí không nơi trốn, và kết quả là một giao diện dày đặc, không khoảng trống. Đó là lý do các cấu trúc bus cao áp cho các biến đổi MV dùng ép lớp chân không như một bước quy trình không thương lượng (CPES Virginia Tech, 2020).
Không khí có độ bền đánh thủng khoảng 3 kV/mm ở áp suất khí quyển, thấp hơn một bậc so với 15–30 kV/mm mà cách điện PET, Nomex và epoxy mang. Một khoảng trống do đó là một lỗ trong áo giáp điện môi: trường tập trung xuyên qua nó, không khí đánh thủng trước, và phóng điện chậm rãi ăn vật liệu xung quanh.
Vì khoảng trống nhỏ, sự đánh thủng là cục bộ — nó không làm nhảy hipot — nhưng nó dai dẳng. Đây là lý do hai ép lớp với chồng điện môi giống hệt có thể có tuổi thọ dịch vụ hoàn toàn khác nhau: một cái không khoảng trống, một cái thì có, và chỉ có thử PD mới phân biệt được chúng.
PD không bắt đầu ở điện áp cao nhất — nó bắt đầu ở nơi tập trung trường cao nhất. Trong một bus phẳng, trường dồn về mép vật dẫn, tại các lỗ xuyên qua có mạ và không mạ, và tại các pad gắn bề mặt (CPES Virginia Tech, 2020). Phân cấp trường dời đỉnh đó ra khỏi không khí và vào điện môi, nơi độ bền đánh thủng cao hơn.
Hộp công cụ thực tế: nhúng các vật dẫn vào các lớp nội bộ, các lớp che dời đỉnh E-field sang một mặt phẳng được kiểm soát, và các tấm hoặc mẫu phân cấp tạo hình phân bố thế năng tại các mép. Trong một thiết kế mô-đun 10 kV, các vết đồng bên trong PCB được dùng làm các tấm phân cấp trường để dời đỉnh trường từ không khí vào FR4, đạt vận hành không PD ở 11,6 kV rms (CPES Virginia Tech, 2021).
Hình học rủi ro cao nhất trong bất kỳ thanh cái nào là điểm ba — nơi vật dẫn, cách điện và một môi trường thứ ba (thường là không khí hoặc vật liệu đổ) gặp nhau. Tại một đầu cực, trường có thể tập trung tại giao điểm kim loại, màng và không khí, và phóng điện bề mặt bắt đầu ở đó rất lâu trước khi cách điện khối bị ứng suất.
Ba biện pháp đối chiếu thống trị: che điểm ba bằng một lớp dẫn hoặc bán dẫn để đỉnh dời vào cách điện; kéo dài đường khoảng bề mặt bằng phần mở rộng màng hoặc ống bọc; và tránh các mép kim loại sắc tại đầu cuối. Cái thứ hai và thứ ba là hình học thuần túy; cái thứ nhất cần một quyết định thiết kế sớm, vì một lớp che thay đổi toàn bộ cách xếp lớp.
Sự tăng cường trường tại một góc sắc tỷ lệ khoảng với bán kính: một lưỡi dao tập trung trường gấp nhiều lần ứng suất trung bình, một mép bo tròn đưa nó xuống đáng kể. Trong thiết kế ép lớp, hồ sơ mép vật dẫn được định ở giai đoạn dập và không thể sửa sau bằng cách điện.
Hướng dẫn thực tế: quy định một bán kính mép tối thiểu trên đồng trước khi báo giá, và kiểm tra bản vẽ tìm ba via dập — một via là một nguồn PD tích hợp sẵn. Với nhiệm vụ cao áp, xem xét phần mở rộng mép màng ra ngoài mép vật dẫn, để điện môi, không phải không khí, nhận ứng suất tại ranh giới.
Thử PD dưới ứng suất DC hành xử khác AC. Dưới AC, một khoảng trống phóng điện hai lần mỗi chu kỳ; dưới DC, tần suất lặp phóng điện phụ thuộc vào sự thư giãn điện tích trong khoảng trống — thường thấp hơn nhiều, điều làm DC PD khó phát hiện hơn và dễ đánh giá thấp hơn.
Các thanh cái link DC biến tần và ESS do đó cần thử DC PD cụ thể, không chỉ thử AC thừa hưởng từ thực hành phân phối. Một bus phẳng cấp 16 kV được trình diễn không PD đến 18 kV DC với một PDIV đo được 20 kV giữa các cực DC (CPES Virginia Tech, 2020) — thử DC là thử liên quan cho nhiệm vụ biến tần.
Hai con số có ý nghĩa trên phiếu thử. PDIV — điện áp bắt đầu phóng điện cục bộ — là điện áp nơi phóng điện lần đầu xuất hiện khi điện áp tăng. PDEV — điện áp tắt phóng điện cục bộ — là nơi nó dừng khi điện áp giảm. Khoảng cách giữa chúng là độ trễ: một vật liệu bắt đầu phóng điện ở 8 kV có thể tiếp tục phóng điện xuống đến 5 kV, và sự tắt có ý nghĩa cho các hệ thấy sụt áp.
Khi bạn đặc tả một thanh cái, đòi hỏi cả hai, thử theo IEC 60270 với nền nhiễu nền được nêu. Một nhà bán chỉ báo giá PDIV đang kể nửa câu chuyện cho bạn.
Mục tiêu <10 pC ở điện áp định mức là một ngưỡng thực tế, không phải một con số ma thuật — nó phân biệt tính toàn vẹn cách điện thực sự với một chồng lớp đầy khoảng trống sẽ hỏng trong dịch vụ. Chuỗi đo là chuẩn: tụ ghép, hiệu chuẩn với một điện tích đã biết, với đối tượng thử bị ứng suất ở điện áp định mức và trên.
Cho một chương trình thanh cái, thử nghiệm nghiệm thu thường chạy: dốc lên đến PDIV và ghi nhận; giữ ở điện áp định mức và công nhận <10 pC; dốc xuống và ghi nhận PDEV. Thử lấy mẫu là tốt cho sản xuất, nhưng công nhận thiết kế nên trên các linh kiện đại diện với cùng dụng cụ và vật liệu như sản xuất.
PD tại bề mặt theo khoảng bề mặt và khoảng không cũng như cách điện khối. Ô nhiễm, độ ẩm và độ cao đều rút ngắn đường khoảng bề mặt hiệu dụng, và PD trên một bề mặt bẩn nhanh chóng thành tracking — một vệt dẫn điện hóa carbon kết thúc bằng flashover.
Hướng dẫn thiết kế khoảng bề mặt và khoảng không của chúng tôi phủ các quy tắc kích thước; góc PD là sự công nhận: thử PD bề mặt dưới điều kiện môi trường dự kiến (độ ẩm, hoặc một cấp ô nhiễm) chứ không phải một môi trường phòng sạch. Với các thanh cái ngoài trời hoặc vỏ một phần, sự khác biệt là đáng kể.
Màng PET là con ngựa thồ: độ bền điện môi cao (thường >200 V/µm), chi phí thấp, ép lớp sạch. Nomex thêm biên độ nhiệt và độ dẻo cơ khí, điều có ý nghĩa cho các cấp nhiệt cao hơn và nhiệm vụ chu kỳ. DLF (màng hai lớp) và các ép lớp khác đánh đổi chi phí với biên độ PD theo cùng cách.
Lựa chọn vật liệu đặt trần; quy trình đặt liệu bạn có chạm tới nó hay không. Một chồng màng tầm thường, ép lớp không khoảng trống, sẽ sống lâu hơn một chồng màng cao cấp có khoảng trống. Đó là lý do kiểm soát quy trình — không chỉ đặc tả vật liệu — là quyết định PD thực sự.
Khi bạn đưa một thanh cái cao áp ra thị trường hoặc vào một chương trình sản xuất, yêu cầu PD thuộc về đặc tả, không phải một cuộc hội thoại sau. Tối thiểu ba hạng mục: mục tiêu PDIV và PDEV theo IEC 60270, một giới hạn <10 pC ở điện áp định mức, và phương pháp thử được nêu (AC và/hoặc DC tùy nhiệm vụ).
Thêm các kỳ vọng quy trình — ép lớp không khoảng trống, bán kính mép, che nếu cần — và tài liệu: báo cáo thử PD mỗi công nhận thiết kế, cộng các hồ sơ lấy mẫu từ sản xuất. Tệp đó là yếu tố phân biệt một thanh cái xuất xưởng với một thanh cái hoạt động.
SHANYUAN sản xuất các thanh cái ép lớp với ép lớp kiểm soát khoảng trống và thử điện môi theo lô, gồm hồ sơ hipot, điện trở cách điện và thông mạch kèm CoC. Cho các chương trình điện áp cao hơn, chúng tôi công nhận chồng lớp — số lớp, loại màng, phần mở rộng mép — đối chiếu các mục tiêu PD trước khi dụng cụ sản xuất được cắt.
Gửi cấp điện áp, yêu cầu điện môi và giới hạn thử kèm bản vẽ của bạn; đội kỹ thuật của chúng tôi sẽ xác nhận chồng lớp và kế hoạch công nhận, và trả lời trong vòng một ngày làm việc.
Thử PD chậm hơn và đắt hơn hipot, nên sàng lọc sản xuất thường dựa trên lấy mẫu — một tần suất xác định, ví dụ một linh kiện mỗi lô hoặc mỗi ca, chạy qua toàn bộ trình tự PDIV/PDEV trong khi mọi linh kiện được hipot thông thường. Hồ sơ lấy mẫu sau đó làm neo cho lô.
Cái bẫy là quy trình trôi: một thay đổi dụng cụ, một lô màng mới hoặc một dịch chuyển nhiệt độ ép có thể tái đưa khoảng trống vào mà không làm nhảy các thử thường quy. Cách sửa là một biểu đồ kiểm soát trên PDIV lấy mẫu — nếu điện áp bắt đầu bò xuống xuyên các lô, quy trình đã dịch chuyển và điều tra bắt đầu trước hỏng hóc thực địa, không phải sau.
Một thanh cái không PD có thể bị đánh bại sau khi nó rời máy ép. Cầm vọc làm trầy cách điện; công cụ lắp ráp khía màng tại các đầu cuối; và một vít vặn quá sâu tại một điểm lắp trở thành một tập trung ứng suất cục bộ. Giai đoạn thiết kế nên giả định một số lạm dụng và xây biên độ cho nó: màng dày hơn tại các vùng cầm vọc, nắp che mép bảo vệ, và hướng dẫn lắp ráp rõ ràng về mô-men và dụng cụ.
Cho các chương trình cao áp, bản vẽ của chúng tôi quy định các ràng buộc cầm vọc và lắp ráp trên cùng tờ giấy với yêu cầu điện — vì linh kiện đến nơi không PD chỉ hữu ích nếu nó vẫn không PD sau khi lắp đặt.
Không phải mọi thanh cái đều cần thiết kế không PD. Dưới khoảng 1 kV, PD liên quan khoảng trống hiếm khi là cơ chế giới hạn tuổi thọ — các vấn đề nhiệt và cơ khí chi phối. Trường hợp cho đặc tả không PD mạnh lên trên 1 kV, và trở thành không thương lượng ở 3,3 kV trở lên, trong nhiệm vụ biến tần và MV, và bất cứ nơi cách điện mỏng so với cấp điện áp.
Quy tắc quyết định cho người mua: nếu điện áp hệ thống trên 1 kV, hoặc nhiệm vụ là DC được biến tần cấp (thấy các quá độ đóng cắt), đặt PDIV/PDEV và giới hạn 10 pC vào đặc tả. Dưới đó, chi phí thử PD có thể không mua được gì có ý nghĩa.
Thử PD thêm chi phí — thiết bị, thời gian, duyệt kỹ thuật — và câu hỏi ngân sách là hợp pháp. Hỏng hóc nó ngăn chặn hiếm khi ngoạn mục: không phải một cú nhảy hipot tại nhà máy, mà là một sự đánh thủng điện môi giữa đời tại hiện trường, một khiếu nại bảo hành, một sự cố dừng máy, và một điều tra nguyên nhân gốc kết thúc ở khoảng trống mà không ai thử tìm.
Cho một chương trình sản xuất, so sánh chi phí là tương phản: thử PD lấy mẫu thêm một phần trăm nhỏ vào chi phí đơn vị, trong khi một hỏng hóc thực địa trên một biến tần hoặc giá ESS tốn gấp bậc độ lớn nhiều hơn. Quyết định đặc tả là một quyết định rủi ro, và rủi ro bất đối xứng có lợi cho việc thử bất cứ nơi điện áp biện minh cho nó.
Một báo cáo thử PD chỉ hữu ích nếu bạn có thể đọc nó. Các yếu tố thiết yếu: mạch thử và hiệu chuẩn (theo IEC 60270), nền nhiễu nền, PDIV với tốc độ dốc, độ lớn ở điện áp định mức tính bằng pC, PDEV trên đường xuống, và các điều kiện môi trường (nhiệt độ, độ ẩm, độ cao).
Hai cờ đỏ: một nền nhiễu gần giới hạn 10 pC, điều làm cho việc đạt là vô nghĩa, và một báo cáo chỉ trích PDIV mà không có PDEV. Nếu báo cáo của một nhà cung cấp thiếu một trong hai, đòi hồ sơ thử đầy đủ — câu trả lời cho bạn biết thử có thực không.
Trên 1.000 m, mật độ không khí giảm và độ bền đánh thủng của nó cũng giảm — khoảng 1% mỗi 100 m trong một số hướng dẫn. Một biên độ PD đặt tại mực nước biển có thể lặng lẽ thu nhỏ trên một địa điểm cao nguyên, và phóng điện bề mặt ở không khí mỏng bắt đầu sớm hơn dự đoán của thử nhà máy.
Cho các thanh cái cao áp lắp đặt ở vùng cao nguyên, hoặc giảm định mức điện áp vận hành, làm dày điện môi, hoặc kéo dài khoảng bề mặt theo hiệu chỉnh độ cao. Các con số PDIV/PDEV trong báo cáo thử được đo ở độ cao thử; độ cao lắp đặt cần phép kiểm của riêng nó, không phải một giả định.
Các thanh cái link DC trong nhiệm vụ biến tần thấy nhiều hơn ứng suất DC: chúng thấy các quá độ đóng cắt của các thiết bị bên cạnh. Mỗi sự kiện đóng cắt đặt một bước dv/dt lên cách điện bus, và nếu một khoảng trống hiện diện, mép nhanh có thể khởi xướng phóng điện mà trường DC ổn định một mình sẽ không bắt đầu. Đây là lý do thiết kế không PD không phải tùy chọn cho các bus được biến tần cấp ở trung áp.
Phản hồi thiết kế là cùng hộp công cụ — loại bỏ khoảng trống, phân cấp trường, mép bo tròn — áp dụng với quá độ trong tâm trí. Nếu dv/dt của hệ thống cao, đòi thử PD dưới dạng sóng của biến tần, hoặc ít nhất dưới DC, chứ không phải một thử 50 Hz AC thuần túy.
Thử cách điện trả lời bốn câu hỏi: nó có chịu được điện áp định mức không, nó có phóng điệ
Read articleMột thanh cái hỏng xuyên bề mặt lâu trước khi hỏng xuyên cách điện nếu đường bề mặt quá ng
Read article
PET, Nomex và epoxy DLF là ba điện môi chúng tôi ép lớp vào thanh cái SHANYUAN mỗi ngày. Đ
Read articleSend the current profile, voltage class and terminal types — our engineers reply within one business day.
