Khi hai thanh cái được mắc song song, ý đồ là chia đều — nửa dòng, nửa tổn thất, gấp đôi định mức. Thực tế bị chi phối bởi hiệu ứng bề mặt và hiệu ứng cận kề: dòng AC tập trung nơi trường cho phép, và phân phối phụ thuộc hình học, tần số và khoảng cách lớp. Trong một thanh cái ép lớp, hiệu ứng cận kề giữa các lớp mạnh tới mức trở kháng AC hiệu dụng có thể đạt 2–5× giá trị DC (NovaSolver, 2026), và các nhà thiết kế bỏ qua nó tính kích thước đồng bằng toán DC rồi đo một linh kiện quá nóng. Hướng dẫn này đặt con số lên việc chia dòng — và cho thấy vì sao lớp mỏng thắng tấm dày.
Khi hai thanh cái được mắc song song, ý đồ là chia đều — nửa dòng, nửa tổn thất, gấp đôi định mức. Thực tế bị chi phối bởi hiệu ứng bề mặt và hiệu ứng cận kề: dòng AC tập trung nơi trường cho phép, và phân phối phụ thuộc hình học, tần số và khoảng cách lớp. Trong một thanh cái ép lớp, hiệu ứng cận kề giữa các lớp mạnh tới mức trở kháng AC hiệu dụng có thể đạt 2–5× giá trị DC (NovaSolver, 2026), và các nhà thiết kế bỏ qua nó tính kích thước đồng bằng toán DC rồi đo một linh kiện quá nóng. Hướng dẫn này đặt con số lên việc chia dòng — và cho thấy vì sao lớp mỏng thắng tấm dày.
Mắc song song thanh cái là cách kinh điển để nhân dòng định mức: hai thanh mỗi pha, bốn bulong mỗi pha, 'gấp đôi định mức'. Giả định là phân bổ dòng đều. Vật lý phức tạp hơn — việc chia đặt bởi trở kháng AC của mỗi đường, và trở kháng AC phụ thuộc hiệu ứng bề mặt, hiệu ứng cận kề và tương tác từ giữa các đường.
Chia dòng cũng phụ thuộc chất lượng nối — xem kết nối và đầu nối bus cho thiết kế mối, và thiết kế độ tự cảm thấp cho điều khiển vòng.
Ở DC, mắc song song hoạt động đúng như mong đợi: dòng chia theo trở kháng, và các thanh bằng nhau chia đều. Ở 50/60 Hz, và đặc biệt ở các tần số đóng cắt có hài, việc chia suy giảm — trong các trường hợp cực đoan một đường mang phần lớn dòng trong khi đường song song gần như không đóng góp, vô hiệu hóa hoàn toàn mục đích của việc mắc song song.
Dòng AC tập trung về bề mặt vật dẫn, suy giảm theo cấp số nhân theo độ sâu. Đại lượng liên quan là độ sâu bề mặt δ, và quy tắc thiết kế là tỷ số t/δ (độ dày vật dẫn trên độ sâu bề mặt): khi t/δ > 3, gần như không dòng chảy ở phần trung tâm vật dẫn (NovaSolver, 2026). Ở 50/60 Hz độ sâu bề mặt trong đồng khoảng 9.4 mm, nên các vật dẫn mỏng hơn ~10mm gần như không bị ảnh hưởng — nhưng hài và tần số đóng cắt co δ mạnh, và trở kháng hiệu dụng tăng (A&J Link, 2026).
Hệ quả phản trực giác: ở tần số cao, một thanh dày 10mm mang gần như không nhiều dòng hơn một thanh 3mm cùng bề rộng — độ dày vượt vài độ sâu bề mặt là đồng phí.
Hiệu ứng cận kề là hàng xóm của hiệu ứng bề mặt: từ trường từ một vật dẫn lân cận làm biến dạng phân phối dòng bên trong vật dẫn đối tác. Trong một đường bus ba pha, dòng mỗi thanh bị đẩy về các mặt xa bởi các pha lân cận; trong một cặp P/N ép lớp, trường của vật dẫn đối diện tập trung dòng trên các mặt đối diện.
Trường hợp ép lớp là dạng mạnh nhất của hiệu ứng cận kề, bởi các lớp P và N được ngăn cách bởi điện môi mỏng — cách nhau centimet hoặc thậm chí milimet. Kết quả, theo phân tích 2026 của NovaSolver, là trở kháng AC hiệu dụng của thanh cái ép lớp có thể đạt 2–5× giá trị DC. Đây không phải một khuyết tật; nó là điều kiện làm việc của hình học, và nó phải được đưa vào phép tính tổn thất.
Độ sâu bề mặt đồng: ~9.4mm ở 50Hz, ~6.6mm ở 100Hz, ~2mm ở 1kHz, ~0.7mm ở 10kHz, ~0.2mm ở 100kHz. Cho một thanh cái phân phối 50/60Hz, một thanh 10mm dùng hết độ dày; cho một thành phần dòng tần số đóng cắt ở 10–20kHz, chỉ lớp ngoài ~1mm mang dòng đáng kể — nên trở kháng hiệu dụng ở các tần số hài cao hơn nhiều giá trị DC.
Đây là lý do hàm lượng hài quan trọng trong định mức: một thanh cái cấp bởi bộ biến đổi mang cơ bản cộng hài tần số đóng cắt phải được định mức theo tổn thất trọng số hài, không phải giá trị 50Hz. Thực hành được ghi chép trong hướng dẫn tính ampacity chúng tôi đăng tuần này.
Thêm một thanh song song giảm chia sẻ của mỗi thanh — nhưng không tuyến tính. Trường cận kề của thanh mới nâng trở kháng AC của thanh thứ nhất, và lợi ích của mỗi thanh thêm vào giảm dần. Các ghi chú kỹ thuật thanh cái Nhật công bố (Dou-Busbar, 2026) mô tả chính 'giới hạn đỉnh' này: sau một số thanh song song nhất định, thêm một thanh nữa gần như không mang lại gì, bởi dòng chen vào các mặt ngoài của các thanh ngoài và các thanh trong mang ít.
Đáp án kỹ thuật thực dụng là khoảng cách và hình học: các thanh song song cách nhau hơn bề rộng tương tác ít hơn (TRAFOLO, 2026, khuyên coi các kết quả là lạc quan khi khoảng cách pha dưới khoảng gấp đôi bề rộng thanh), và bố trí lắp mép hoặc xếp chồng đứng đổi toàn bộ việc chia.
Không chỉ các vật dẫn thấy hiệu ứng cận kề. Dòng xoáy cảm ứng trong thép gần — panel vỏ, tấm lắp, thép kết cấu — thêm tổn thất và nhiệt. Một đường bus lắp trên khung thép chưa sơn có thể mất khả năng đo được do dòng xoáy cảm ứng trong khung, ở các hài tần số đóng cắt trên hết.
Biện pháp giảm là lắp không từ: giá đỡ màu không sắt, phần cứng nhôm hoặc thép không gỉ, và khoảng cách với vỏ thép. Các thiết kế giá đỡ chúng tôi dùng cho thanh cái điện tử công suất được chỉ định vì đúng lý do này.
Giải pháp cho tổn thất bề mặt và cận kề không phải đồng dày hơn — mà là nhiều lớp hơn, mỏng hơn. Một thanh cái ép lớp với 6 lớp đồng 1mm có cùng khối lượng đồng với một thanh 6mm, nhưng mỗi lớp hoạt động trong ngân sách độ sâu bề mặt của nó và cặp P/N triệt tiêu trường giữa các lớp lân cận. Trở kháng AC hiệu dụng ở tần số đóng cắt thấp hơn mạnh, đó là lý do các lớpép đa lớp vượt trội các thanh dày đơn trong nhiệm vụ bộ biến đổi (A&J Link, 2026).
Đây là lập luận cốt lõi cho lớpép trong các tầng SiC và IGBT tần số cao: không chỉ độ tự cảm vòng thấp (bao trong bài thiết kế DC-link của chúng tôi) mà tổn thất AC thấp hơn mỗi ampe ở các tần số quan trọng.
Cùng vật lý xuất hiện trong phân phối nhánh: khi dòng chia giữa một đường ngắn và một đường dài, chênh lệch trở kháng AC — không chỉ trở kháng — quyết định sự chia. Phân tích 2026 của A&J Link về chia nhánh cho thấy cơ chế chính xác: khi độ dày vật dẫn t >> δ, tăng độ dày hầu như không đổi diện tích dẫn hiệu dụng, nên chênh lệch trở kháng AC giữa các nhánh giữ nhỏ; nhưng khi t tiến tới δ, tổn thất xoáy của đường dài tăng mạnh và trở kháng AC của nó leo thang — phần lớn dòng chảy về đường ngắn, một mất cân bằng nghiêm trọng.
Quy tắc thiết kế: giữ các đường nhánh đối xứng về hình học và chiều dài, hoặc tính tường minh sự chia trở kháng AC thay vì giả định chia chỉ theo trở kháng.
Thiết kế lớp theo hàm lượng tần số. Cho một lớpép phân phối 50Hz, các lớp 2–3mm thoải mái trong ngân sách độ sâu bề mặt. Cho một DC-link tần số đóng cắt mang gợn sóng 10–20kHz, các lớp 0.5–1mm bắt đầu có ý nghĩa, với số lớp tăng để giữ tiết diện. Hình phạt cho lớp quá dày không chỉ đồng phí — mà là tổn thất xoáy bên trong chính vật dẫn, hiện ra như nóng bất ngờ và thiếu hụt ampacity.
hướng dẫn quản lý nhiệt nối khối lớp với ngân sách nhiệt, khép vòng giữa phép tính điện và nhiệt.
Chia tính toán là một dự đoán; chia đo được là sự thật. Các phương pháp xác minh: đầu dò dòng trên mỗi đường song song ở dòng đầy, cuộn Rogowski quanh từng lớpép, hoặc ảnh nhiệt — thanh mang nhiều dòng chạy nóng hơn, và ảnh nhiệt lộ trực tiếp sự mất cân bằng. Đo trở kháng AC bằng phân tích trở kháng trên dải tần số nắm bắt số học đóng góp bề mặt/cận kề.
Cho sản xuất, chúng tôi kết hợp xác minh thiết kế với kiểm trở kháng DC mức lô và đo trở kháng AC mẫu đầu trên các linh kiện cấp bộ biến đổi, theo hệ thống chất lượng.
Năm quy tắc điều khiển chia trong thực hành: (1) giữ các đường song song đối xứng hình học — chiều dài bằng nhau, tiết diện bằng nhau, định tuyến gương; (2) đặt cách các thanh song song ngoài dải cận kề nơi bao bì cho phép (khoảng cách pha ≥ 2× bề rộng thanh); (3) ưu tiên chế tạo đa lớp mỏng hơn thanh dày đơn khi hàm lượng hài đáng kể; (4) tránh thép trong đường hồi và trường gần; và (5) xác minh bằng đo ở tần số vận hành xấu nhất, không chỉ trở kháng DC.
Các quy tắc này áp cho cả thanh cái phân phối và lớpép, và chúng là năm mục đầu trong rà soát thiết kế của chúng tôi cho mọi thanh cái tùy chỉnh.
Các thanh cái cấp bộ biến đổi mang cơ bản cộng hài tần số đóng cắt, và hàm lượng hài quyết định tổn thất thật. Một thanh định mức 50Hz cấp một bộ biến đổi PWM có thể chạy tốt trong định mức catalog ở DC nhưng quá nóng ở tổn thất trọng số hài. Phương pháp đúng là một phân tích Fourier của dạng sóng dòng, một phép tính tổn thất ở mỗi hài đáng kể dùng trở kháng phụ thuộc tần số, và tổng hợp thành tổng tổn thất đối chiếu ngân sách nhiệt — cách tiếp cận trong hướng dẫn ampacity của chúng tôi.
Lớpép đa lớp là bản sửa chuẩn, chuyển một bài toán tổn thất thành một quyết định số lớp.
Hiệu ứng cận kề thường được mô tả như một tổn thất. Trong một cặp P/N ép lớp nó có một đặc điểm chuộc tội: các đường dòng mặt đối mặt triệt tiêu một phần trường của nhau, vốn chính là thứ làm DC-link độ tự cảm thấp khả thi. Việc triệt tiêu trường cũng giảm trường ngoài mà lớpép bức xạ sang thép và cáp lân cận — một lợi ích EMI và tổn thất xoáy mà thanh trần không có.
Vậy cùng hình học tốn 2–5× trở kháng AC trong phép tính tổn thất nội bộ mua được độ tự cảm thấp và trường ngoài thấp mà thiết kế bộ biến đổi cần. bài quy trình chế tạo mô tả khối lớp được dựng và căn chỉnh thế nào.
Các chế độ hỏng của việc bỏ qua vật lý chia là cụ thể: một thanh song song tính quá cỡ vẫn quá nóng; một nhánh mang 80% trong khi song sinh của nó mang 20%, hỏng thử mức tăng nhiệt ở nửa dự định tải; một thanh cấp bộ biến đổi qua được thử bench ở DC rồi hỏng trong dịch vụ ở tần số đóng cắt; tổn thất dòng xoáy trong vỏ nâng nhiệt tủ và giảm tần toàn bộ cụm.
Mỗi cái là một sửa lúc thiết kế, và mỗi cái hiện ra ở giai đoạn xác minh nếu phép tính chia được làm trung thực.
Chia dòng là vật lý làm cho thanh cái ép lớp trở thành đáp án đúng cho công suất tần số cao: hiệu ứng bề mặt và hiệu ứng cận kề phạt các vật dẫn đơn dày, và lớpép đa lớp mặt đối mặt là hình học chia dòng, triệt tiêu trường và kiểm soát tổn thất AC cùng lúc. Các con số — độ sâu bề mặt 9.4mm ở 50Hz, t/δ > 3 đồng phí, 2–5× trở kháng AC trong lớpép, lợi ích giảm dần sau vài thanh song song — là từ vựng của cuộc thảo luận thiết kế.
Khi bạn tính kích thước DC-link hoặc thanh phân phối kế tiếp, chạy phép tính chia trước phép tính nhiệt. Kỹ sư của chúng tôi làm cả hai trên mọi yêu cầu, và kết quả là một linh kiện mang đúng những gì bảng tên ghi, ở các tần số hệ thống thực chạy.
Biến tần thống trị các đấu thầu mặt trời 2026 không còn là một hộp nhỏ: biến tần chuỗi 300
Read article
Định mức một thanh cái không phải một tra cứu — nó là một phép tính. Mức tăng nhiệt mới là
Read article
SiC đang mở rộng quy mô theo nghĩa đen: công suất wafer 8 inch tăng ở CAGR hai chữ số, nền
Read articleSend the current profile, voltage class and terminal types — our engineers reply within one business day.
